25-26-1-数字电路与逻辑系统-期末

一、单选题

13

用 Verilog HDL 描述电路，在第四行的空白处填入 ( ) 能使描述完整。

module tri_driver(in,out,enable);
    output out;
    input in,enable;
    ______ out=enable?in:'bz;
endmodule

四、简答题

3

用JK触发器设计一个计数型序列发生器，能同时产生三个序列。要求电路最简，做出状态转移表、写出各触发器的激励方程、画出状态图、电路图。

（1）11010…

（2）10100…

（3）01101…

（提示：观察三个输出序列，它们长度相同且同步变化，横向看看是3个序列，纵向看是5个计数状态:110、101、011、100、001。）

8

module guess
    #(parameter CNT_SIZE=8)
(
    input wire clk,rst,//时钟和复位
    output reg [CNT_SIZE-1:0] cnt
);
always @(posedge clk)
    if (!rst)
        cnt <= {{(CNT_SIZE-1){1'b0}},1'b1};
    else
        cnt <= {~cnt[0],cnt[CNT_SIZE-1:1]};
endmodule

1. 该模块属于哪种典型计数器？其状态转移规律是什么？

2. 模是多少？

3. 是异步复位还是同步复位？

4. 改哪句能改变复位方式？

always @(posedge clk or negedge rst)